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2.2.3 顶层电路设计
2013-10-08 10:13:42     我来说两句
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本文所属图书 > EDA技术与FPGA工程实例开发

本书共11章,是在教学与实践的基础上编写的。首先系统地介绍了硬件描述语言Verilog HDL的基本语法和常用语句、CPLD FPGA的结构及特点、QuartusⅡ软件的使用及状态机设计等与FPGA开发相关的知识。在此基础上,介  立即去当当网订购

创建顶层文件工程miaobiao。打开新的原理图输入界面,双击原理图编辑器窗口,在弹出的元件选择对话框的libraries栏中可以看到,除了原有的libraries库外,又增加了“Project”库,如图2-26所示。

打开Project可以看到,库中存放了counter60和counter100这两个由设计者生成的元件符号。按照图2-27所示完成顶层原理图的连线。对于一个实际的秒表电路,还应该在counter60和counter100模块的信号输出端接入4个共阳极的七段译码器模块7449,但由于篇幅有限,在此不再介绍步骤,读者可自行接入。本顶层电路以miaobiao作为文件名保存于文件夹中,并进行编译。

 

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