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4.2.2 例题解析
2013-06-04 13:17:43     我来说两句 
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本书是按照计算机组成原理教学大纲的要求,并参照全国联考大纲编写而成。全书共11章,主要内容包括:计算机系统概论、数据编码和表示、数据的机器运算、主存储器、存储系统、指令系统、中央处理器、指令流水线、...  立即去当当网订购
1. 单项选择题
【例4-2-1】4个16K×8位的存储芯片,可以设计容量为      的存储器。
A. 32K×16位        B. 16K×16位               C. 32K×8位                 D. 8K×16位
解:4个16K×8位的存储芯片构成的存储器容量=4×16K×8位=512K位或64KB。只有选项A的容量为64KB。本题答案为A。
本题中并非只要容量为64KB就是正确的,还要考虑设计的合理性,如512K×1位的存储器容量为64KB,但不能由4个16K×8位的存储芯片设计出来。
【例4-2-2】16片2K×4位的存储器可以设计存储容量为      的16位存储器。
A. 16K                  B. 32K                         C. 8K                           D. 2K
解:设存储容量为M,则(M×16位)/(2K×4位)=16,所以M=8K。本题答案为C。
【例4-2-3】设CPU地址总线有24根,数据总线有32根,用512K×8位的RAM芯片构成该机的主存储器,则该机主存最多需要      片这样的存储芯片。
A. 256                  B. 512                          C. 64                           D. 128
解:主存储器的总容量=224×32位,所需存储芯片数=(224×32位)/(512K×8位)=128。本题答案为D。
【例4-2-4】用存储容量为16K×1位的存储器芯片来组成一个64K×8位的存储器,则在字方向和位方向上分别扩展了      倍。
A. 4和2               B. 8和4                      C. 2和4                      D. 4和8
解:字方向扩展的倍数=64K/16K=4,位方向扩展的倍数=8位/1位=8。本题答案为D。
【例4-2-5】一个存储器,其地址为14位,每个存储单元长度为8位,若用1K×4位SRAM芯片来组成该存储器,则需要      片芯片,选择芯片时需要      位地址。
A. 16、10             B. 32、14                    C. 16、14                    D. 32、10
解:该存储器容量为214×8位=16K×8,所需芯片片数=(16K×8)/(1K×4)=32。1KB芯片的片内地址为10位,16KB容量的存储器共需要14位地址。本题答案为B。
【例4-2-6】地址线为A15~A0(低),若用16K×1存储芯片构成64KB存储器,则应由地址码      译码产生片选信号。
A. A14,A13                 B. A15,A14,A13         C. A15                   D. A15,A14
解:用16K×1芯片构成64KB的存储器,需要的芯片数量为:(64K×8)/(16K×1)=32,每8片一组分成4组,每组按位扩展方式组成一个16K×8位的模块,4个模块按字扩展方式构成64KB的存储器。存储器的容量为64K=216,需要16位地址,选用A15~A0为地址线,每个模块的容量为16K=214需要14位地址,选用A13~A0为每个模块提供地址,A15、A14通过2/4译码器对4个模块进行片选。本题答案为D。

2. 填空题

【例4-2-7】存储器的片选信号用来  ①  ,当片选信号为高电位时,该芯片  ②  ,当为低电位时,该芯片  ③ 
解:本题答案为:① 扩充容量 ② 停止工作 ③ 允许存取。
【例4-2-8】存储器字扩展方式可扩展  ①  ,位扩展方式可扩展  ②  。位扩展时,各片数据线连接方法是  ③ 
解:本题答案为:① 存储容量 ② 字长 ③ 单独引出,连接数据总线。
【例4-2-9】某存储器采用字扩展方式,为了正确地访问,需要配备  ①  电路,其作用是  ② 
解:本题答案为:① 译码器 ② 片选。
【例4-2-10】某计算机系统的主存采用32位字节地址空间和64位数据线访问存储器,若使用64M位的DRAM芯片组成该机所允许的最大主存空间,并采用内存条的形式。若每个内存条为64M×32位,共需  ①  内存条;每个内存条内共有  ②  片DRAM芯片;主存共需  ③  DRAM芯片。
解:主存最大空间为232=4GB,每个内存条的容量为64×4=256MB,所以主存需要的内存条数量为4GB/256MB=16条。每个芯片的容量为8MB,所以内存条需要的芯片数量为256MB/8MB=32片。整个主存需要的内存芯片数量是16×32=512片。本题答案为:① 16 ② 32 ③ 512。
【例4-2-11】要组成一个64K×8位的存储器,选用16K×8位、16K×4位和8K×4位三种不同规格的芯片,需要的芯片数量分别是  ①  、  ②  和  ③ 
解:(64K×8)/(16K×8)=4,(64K×8)/(16K×4)=8,(64K×8)/(8K×4)=16。本题答案为:① 4 ② 8 ③ 16。
【例4-2-12】使用1M×4位的DRAM存储芯片,构成一个16M×32位的主存储器,则需要  ①  个DRAM存储芯片,整个存储器地址码位数是  ②  ,作为片选译码的地址码位数是  ③ 
解:需要的DRAM存储芯片数=(16M×32)/(1M×4)=128片。采用字和位同时扩展,位扩展为32位/4位=8,即用8个DRAM芯片存储一个字,字扩展为16=24个,整个存储器地址空间为16M=224,所以存储器地址码位数为24位,其中片选信号位数=3。本题答案为:① 128 ② 24 ③ 3。

3. 判断题

【例4-2-13】判断以下叙述是否正确。
(1)扩展主存储器容量的方法只能采用字扩展。
(2)用4K×1位的RAM构成16K×8位存储器,需要4片RAM。
(3)用4K×1位的RAM构成4K×8位存储器,采用8片RAM通过字扩展来设计。
(4)用2K×8位的RAM构成16K×32位存储器,CPU访问该存储器的地址是17位。
解:(1)错误。采用位扩展、字扩展或位字同时扩展来扩展主存储器容量。
(2)错误。用4K×1位的RAM构成16K×8位存储器,需要(16K×8)/(4K×1)=32片RAM。
(3)错误。用4K×1位的RAM构成4K×8位存储器,采用8片RAM通过位扩展来设计。
(4)错误。存储器容量为16K×32位,即按字编址,每个字长32位,其编址范围为0~16K-1,地址长度为14位(16K=214)。

4. 回答题

【例4-2-14】主存储器的地址寄存器和数据寄存器各自的作用是什么?设有一个1MB容量的存储器,字长为32位,问:
(1)按字节编址,地址寄存器和数据寄存器各几位?编址范围为多大?
(2)按字编址,地址寄存器和数据寄存器各几位?编址范围为多大?
解:在主存储器中,地址寄存器MAR用来存放当前CPU访问的内存单元地址,或者存放CPU写入内存的内存单元地址。数据寄存器MDR用来存放由内存中读出的信息,或者写入内存的信息。
(1)按字节编址,1MB=220×8位,地址寄存器为20位,数据寄存器为8位,编址范围为00000H~FFFFFH(FFFFFH-00000H+1=100000H=220)。
(2)按字编址,1MB=218×32位,地址寄存器为18位,数据寄存器为32位,编址范围为00000H~3FFFFH(3FFFFH-00000H+1=40000H=218)。
【例4-2-15】如表4.10所示的各存储器方案中,哪些合理?哪些不合理?对那些不合理的可以怎样修改?
表4.10  存储器方案
存储器 MAR的位数(存储器地址寄存器) 存储器的单元数 每个存储单元的位数
(存储器数据寄存器)
10 1024 8
10 1024 12
8 1024 8
12 1024 16
8 8 1024
1024 10 8
解:① 合理。
② 不合理。因为存储单元的位数应为字节的整数倍,所以可将存储单元的位数改为16。
③ 不合理。因为MAR的位数为8,存储器的单元数最多为256个,不可能达到1024个,所以可将存储器的单元数改为256。
④ 不合理。因为MAR的位数为12,存储器的单元数应为4K个,不可能只有1024个,所以可将存储器的单元数改为4096。
⑤ 不合理。因为MAR的位数为8,存储器的单元数应为256个,不可能只有8个,所以将存储器的单元数改为256才合理;另外,存储单元的位数为1024(太长),可改为8、16、32、64均可。
⑥ 不合理。因为MAR的位数为1024,这样太长,而存储单元数为10,这样太短,所以可将MAR的位数与存储单元数对调一下,即MAR的位数为10,存储器的单元数正好为1024。
【例4-2-16】用64K×1位的DRAM芯片组成512K×16位的半导体读写存储器,则其数据寄存器为多少位?字选地址线宽至少应有多少位?共需要该芯片多少片?
解:组成的半导体读写存储器为512K×16位,说明每个存储单元为16位,所以数据寄存器应为16位。因512K=219,则地址线为19根,也就是说,字选地址线宽至少应有19位。需要的芯片数=(512K×16)/(64K×1)=128片。
【例4-2-17】某存储器有16位地址,每个存储单元有8位。回答以下问题:
(1)如果用1K×4位的RAM芯片构成该存储器,需要多少片芯片?
(2)该存储器能存放多少字节的信息?
(3)片选逻辑需要多少位地址?
解:(1)存储器有16位地址,所以容量为64K个存储单元,每个存储单元占8位。因此需要的芯片数=(64K×8)/(1K×4)=64×2=128片。
(2)该存储器能存放64K字节的信息。
(3)存储器在字方向上扩展了64=26倍,因而片选逻辑需要6位地址。存储器共16位地址,而芯片共有1K=1024=210个单元,所以芯片内地址位数为10位,剩下16-10=6位地址正好用于片选逻辑。
【例4-2-18】用64K×1位的DRAM芯片构成256K×8位的存储器,假定芯片内部只有一个位平面。回答以下问题:
(1)计算所需芯片数。
(2)采用异步刷新方式,如每个单元的刷新间隔不超过2ms,则刷新信号周期是多少?
(3)如果采用集中刷新方式,则存储器刷新一遍最少需要多少个读/写周期?
解:(1)该存储器所需芯片数=(256K×8)/(64K×1)=32片。
(2)DRAM芯片的容量为64K×1位,由于芯片内部只有一个位平面,则存储阵列的结构为256×256,则存储器刷新一遍至少需要256次刷新操作。若采用异步刷新方式,则相邻两次刷新的时间间隔为2ms/256≈7.8µs,所以,刷新信号周期应为7.8µs。
(3)在与(2)同样的假定条件下,若采用集中刷新方式,则存储器刷新一遍最少需要256个读/写周期。
【例4-2-19】某16位计算机主存地址为24位,按字节编址,使用1M×1位的DRAM芯片组成,请问该计算机所允许的最大主存空间是多少?需要用多少片DRAM芯片?若采用异步刷新方式,设存储元刷新的最大间隔不超过4ms,则刷新信号的间隔时间是多少?
解:因为该主存地址为24位,按字节编址,所以最大主存空间=224B=16MB。
所需芯片数=(16M×8位)/(1M×1位)=128片。
DRAM芯片的容量为1M×1位,由于芯片内部只有一个位平面,则存储阵列的结构为1K×1K,则存储器刷新一遍至少需要1K次刷新操作。若采用异步刷新方式,则相邻两次刷新的时间间隔为4ms/1K≈3.9µs,所以刷新信号的间隔时间是3.9µs。
【例4-2-20】利用若干个容量为L×K的DRAM芯片,构成容量为M×N的存储器。回答以下问题:
(1)需要多少块存储芯片?
(2)存储器共有多少个片选信号,如何来实现?需要几位译码?
(3)若采用自动刷新模式,刷新计数器的最大值是多少?
解:(1)因为存储器的容量为M×N,存储芯片的容量为L×K,所以需要的存储芯片数=(M×N)/(L×K)。
(2)这个存储器既使用了字扩展,又使用了位扩展,共有M/L组存储芯片,因此需要M/L个片选信号。片选信号由译码器产生,需要log2(M/L)位地址参与译码。
(3)DRAM需要刷新,刷新计数器的最大值是。这是因为,在存储器中所有片同时被刷新,所以在考虑刷新问题时,应当从单个芯片的存储容量着手。这里DRAM的内部结构应该是一个()×()的方阵,刷新通常是一行一行地进行的,每行中的各记忆单元是同时被刷新的。

5. 设计题

【例4-2-21】某机器字长为8位,试用以下所给芯片设计一个容量为10KB的存储器,其中RAM为高8KB,ROM为低2KB,最低地址为0。选用的RAM芯片类型为4K×8位,ROM芯片类型为2K×4位。回答以下问题:
(1)RAM和ROM的地址范围分别是多少?
(2)每种芯片各需要多少片?
(3)存储器的地址线、数据线各为多少根?
(4)画出存储器的结构图及与CPU连接的示意图。
解:(1)由于存储器的低2KB为ROM空间,所以ROM的地址空间为0~2KB-1,即0000H~07FFH;高8KB为RAM空间,所以RAM的地址空间为2KB~10KB-1,即0800H~27FFH。
(2)所需RAM芯片数=8KB/(4K×8位)=8KB/4KB=2片。所需ROM芯片数=2KB/(2K×4位)=2KB/1K=2片。2片ROM采用位扩展,而2片RAM采用字扩展。
(3)因为存储器的总容量为10KB=211B,另外需要使用一个3/8译码器进行片选,所以地址线数=11+3=14根。机器字长为8位,所以存储器的数据线为8根。
(4)最终设计的该计算机主存储器和CPU的连接如图4.18所示。

图4.18  存储器结构及与CPU的连接
【例4-2-22】设有32片256K×1位的SRAM芯片。回答以下问题:
(1)采用位扩展方法可以构成多大容量的存储器?
(2)如果采用32位的字编址方式,该存储器需要多少地址线?
(3)画出该存储器与CPU连接的结构图,设CPU的接口信号有地址信号、数据信号和控制信号()。
解:(1)32片256K×1位的SRAM芯片可构成256K×32位的存储器。
(2)如果采用32位的字编址方式,则需要18条地址线,因为218=256K。
(3)用作为芯片选择信号,作为读写控制信号,该存储器与CPU连接的结构图如图4.19所示,因为存储容量为256K×32位=1024KB=220B,所以CPU访存地址为A19~A0,最高地址位为A19,并由A0、A1选择各字节。

图4.19  存储器结构及与CPU的连接
【例4-2-23】设有若干片256K×8位的SRAM芯片。回答以下问题:
(1)采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片?
(2)该存储器需要多少地址线?
(3)画出该存储器与CPU连接的结构图,设CPU的接口信号有地址信号、数据信号和控制信号()。
解:(1)该存储器需要2048KB/(256K×8位)=2048KB/256KB=8片SRAM芯片。
(2)需要21条地址线(A20~A0),因为221=2048K,其中高3位(A20A19A18)用于芯片选择,低18位作为每个存储器芯片的地址输入。
(3)用作为译码器芯片的输出许可信号,译码器的输出作为存储器芯片的选择信号,作为读写控制信号。CPU访存的地址为A20~A0。该存储器与CPU连接的结构如图4.20所示。

图4.20  存储器结构及与CPU的连接
译码器的输出信号逻辑表达式如下:




【例4-2-24】设CPU共有16根地址线,8根数据线,并用作为访存控制信号(低电平有效),用作为读写控制信号(高电平为读,低电平为写)。现有若干2K×8位的ROM、4K×8位的RAM、8K×8位的RAM、74138译码器和各种门电路(门电路自定)。回答以下问题:
(1)存储芯片地址空间分配为:最大的4K地址空间为系统程序区,相邻的4K地址空间为系统程序工作区,最小的16K地址空间为用户程序区;给出主存地址空间的分配情况。
(2)指出选用的存储芯片类型及数量。
(3)画出详细的存储器结构及与CPU的连接图。
解:(1)主存地址空间分配如表4.11所示。
(2)根据主存地址空间分配选用的存储芯片类型及数量如下:
l       最小的16K地址空间为用户程序区,选用2片8K×8位RAM芯片,分别称为RAM1、RAM2
l       中间的4K地址空间为系统程序工作区,选用2片4K×4位RAM芯片,分别称为RAM3、RAM4
l       最大的4K地址空间为系统程序区,选用2片2K×8位ROM芯片,分别称为ROM1、ROM2
表4.11  主存地址空间分配表
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 十六进制 选用芯片
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000H RAM1
0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1FFFH
0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 2000H RAM2
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 3FFFH
1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 E000H RAM3
1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 EFFFH RAM4
1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 F000H ROM1
1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 F7FFH
1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 F800H ROM2
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 FFFFH
 
(3)从主存地址空间分配表中可以看到,A15A14A13=000时片选RAM1,A15A14A13=001时片选RAM2。当A15A14A13=111时片选其他芯片。
当A15A14A13=111时,若A12=0,则片选RAM3和RAM4;若A12=1且A11=0,则片选ROM1;若A11、A12都=1,则片选ROM2
译码器的输出信号逻辑表达式如下:



片选RAM1的条件:=
片选RAM2的条件:=
片选RAM2和RAM4的条件:=*
片选ROM1的条件:=**A12
片选ROM2的条件:=*A11*A12
最终设计的该计算机主存储器和CPU的连接如图4.21所示。

图4.21  存储器结构及与CPU的连接
【例4-2-25】设CPU有16根地址线,8根数据线,并用作为访存控制信号(低电平有效),用作为读/写控制信号(高电平为读,低电平为写)。现有若干8K×8位的ROM、8K×8位RAM、4K×8位的RAM、3/8译码器和各种门电路。画出CPU与存储器的连接图,要求主存的地址空间满足下述条件:最小的8K地址为系统程序区,与其相邻的16K地址为用户程序区,最大的4K地址空间为系统程序工作区。详细画出存储芯片的片选逻辑并指出存储芯片的种类及片数。
解:①根据题目的地址范围写出相应的二进制地址码。设计主存地址空间分配如表4.12所示。

表4.12  主存地址空间分配表
A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 十六
进制
选用
芯片
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000H ROM
0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1FFFH
0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 2FFFH RAM1
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 3FFFH
0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 4000H RAM2
0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 5FFFH
1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 F000H RAM3
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 FFFFH
 
②根据地址范围的容量及其在计算机系统中的作用,确定最小的8K系统程序区选1片8K×8位ROM;与其相邻的16K用户程序区选择2片8K×8位RAM;最大的4K系统程序工作区选择1片4K×8位RAM。
③分配CPU地址线。将CPU的低13位地址线A12~A0与1片8K×8位ROM和两片8K×8位RAM的地址线相连;将CPU的低12位地址线A11~A0与1片4K×8位RAM的地址线相连。
④形成片选信号。将74138译码器的控制端G1接+5V,,以保证译码器正常工作。CPU的A15A14A13分别接在译码器的C、B、A端,作为变量输入,则其输出分别作为ROM、RAM1和RAM2的片选信号。此外,根据题意,最大的4K地址范围的A12为高地址,故经取反后再与相“与”,其输出作为4K×8位RAM的片选信号。
译码器的输出信号逻辑表达式如下:



片选ROM的条件:=
片选RAM1的条件:=
片选RAM2的条件:=
片选RAM3的条件:=*A12
最终设计的该计算机主存储器和CPU的连接如图4.22所示。

图4.22  存储器结构及与CPU的连接
【例4-2-26】用8K×4位的芯片组成16K×8位的存储器,分别为系统提供的读写信号线,请画出该存储器的逻辑图,并标明每块芯片的地址范围。
解:用8K×4位的存储芯片组成16K×8位的存储器,字和位都需要扩展。
需要8K×4的芯片数=(16K×8位)/(8K×4位)=4片。其中,每两块芯片为一组,分别提供一个字的高4位和低4位。
对于8K´4位的RAM芯片,片内地址应有log2(8K)=13根,分别连接地址线A12~A0,每片的地址范围为:0000H~1FFFH,共有8K个4位的存储单元。
16K´8位的存储器应有16K个存储单元,地址线应有log2(16K)=14根。地址范围为:0000H~3FFFH,共有16KB个存储单元。
各存储芯片的13根低地址线A12~A0并连,高地址A13译码后连接各芯片的片选端。由于高地址只有A13一根,故可用反向器作为译码器。
最后组成的存储器逻辑图如图4.23所示。其中U2、U0提供一个字的低4位数据,U3、U1提供一个字的高4位数据。

图4.23  存储器结构及与CPU的连接
当A13=0时,U1、U0被选(U1、U0的片选端=0),所以U1、U0的地址范围为:0000H~1FFFH;当A13=1时,U3、U2被选(U3、U2的片选端=0),所以U3、U2的地址范围为:2000H~3FFFH。4片芯片组成0000H~3FFFH的连续存储空间。
【例4-2-27】某机主存空间为64KB。I/O空间与主存单元统一编址,I/O空间占用1KB,范围为FC00H~FFFFH。可选用8K´8位和1K´8位两种SRAM芯片构成主存储器,分别为系统提供的读写信号线。画出该存储器的逻辑图,并标明每块芯片的地址范围。
解:由于64KB存储空间中,I/O占用了最高1KB空间(FC00H~FFFFH),RAM芯片应当分配在余下的低63KB空间。选用7片8K´8位芯片和7片1K´8位芯片,共计63KB。
8K´8位的RAM芯片共有8K个8位的存储单元,片内地址应有log2(8K)=13(根),分别连接地址线A12~A0,每片的地址范围为:0000H~1FFFH。
64KB的存储器应有64K个存储单元,地址线应有log2(64K)=16根。地址范围为:0000H~FFFFH。
地址线A12~A0并行连接到7片8K´8位RAM芯片的13个地址端,用3根高地址线A15、A14、A13经3/8译码器译码,译码器的7个输出端(000~110)分别接到7片8K´8位芯片的片选端,用以选择7片8K´8位芯片中的1片。剩下1个输出端111用以控制另一个3/8译码器。
1K´8的存储器共有1K个存储单元,地址线应有log2(1K)=10根。地址范围为:000H~3FFH。地址线A9~A0,共10根,并行连接到7片1K´8位RAM芯片的10个地址端,3根地址线A12、A11、A10经3/8译码器译码,译码器的7个输出端(000~110)分别接到7片1K´8位芯片的片选端,用以选择7片1K´8位芯片中的1片。
组成的主存储器逻辑图如图4.24所示。

图4.24  存储器结构及与CPU的连接
其中,U0~U6为7片8K´8位芯片,片内地址范围为:0000H~1FFFH。U0的片选端接000,即A15A14A13=000,故U0的地址范围是:0000H~1FFFH;同理,U1~U6芯片的地址范围如下。
U1:2000H~3FFFH
U2:4000H~5FFFH
U3:6000H~7FFFH
U4:8000H~9FFFH
U5:A000H~BFFFH
U6:C000H~DFFFH
U7~U13为7片1K´8位芯片,片内地址范围为:000H~3FFH。由于第一级3/8译码器的输出端111控制第二级3/8译码器,即A15A14A13=111,U7的片选端接000,即A12A11A10=000,故U7的地址范围是:E000H~E3FFH;同理U8~U13芯片的地址范围如下。
U8:E400H~E7FFH
U9:E800H~EBFFH
U10:EC00H~EFFFH
U11:F000H~F3FFH
U12:F400H~F7FFH
U13:F800H~FBFFH
余下FC00H~FFFFH为I/O空间。
【例4-2-28】用16K×1位的动态RAM芯片构成64K×8位的存储器,要求:
(1)画出该存储器的组成逻辑框图。
(2)设存储器的读写周期均为0.5μs,CPU在1μs内至少要访问内存一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?
解:(1)根据题意,存储器总容量为64KB,故地址线共需要16位。现使用16K×1位的DRAM芯片,共需要(64K×8)/(16K×1)=32片。芯片本身地址线占14位,所以采用字位扩展的方法来组成整个存储器,其组成的逻辑框图如图4.25所示(图中每个方框为一个16K×1位的DRAM芯片),其中使用一个2/4译码器,对A15A14地址位进行译码,产生相应的片选信号。
(2)根据已知条件,CPU在1μs内至少需要访存一次,所以整个存储器的平均读/写周期与单个存储器片的读/写周期相差不多,应采用异步刷新方式比较合理。
对DRAM存储器来讲,两次刷新的最大时间间隔是2ms。DRAM芯片读/写周期为0.5μs。假定16K×1位的RAM芯片由128×128矩阵存储元构成,刷新时只对128行进行异步式刷新,则刷新间隔为2ms/128 =15.6μs,可取刷新信号周期为15μs。

图4.25  存储器逻辑结构图
【例4-2-29】用16K×8位的DRAM芯片构成64K×32位存储器,要求:
(1)画出该存储器的组成逻辑框图。
(2)设存储器的读/写周期为0.5μs,CPU在1μs内至少访问一次,试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?
解:(1)根据题意,存储器总容量为64KB,故地址线共需要16位。现使用16K×8位的DRAM芯片,共需要(64K×32)/(16K×8)=16片。芯片本身地址线占14位,所以采用字位扩展的方法来组成整个存储器,则该存储器的组成逻辑框图如图4.26所示。图中每个方框为一个16K×8位的DRAM芯片)。片内地址线为A13~A0,片选信号由A15A14两位通过2/4线译码器给出,8位数据线D7~D0并接。

图4.26  存储器逻辑结构图
(2)根据已知条件,CPU在1μs内至少需要访存一次,所以整个存储器的平均读/写周期与单个存储器片的读/写周期相差不多,应采用异步刷新方式比较合理。对于DRAM存储器来讲,两次刷新的最大时间间隔是2ms,DRAM芯片的读/写周期为0.5μs。假定16K×1位的RAM芯片由128×128矩阵存储元构成,刷新时只对128行进行异步式刷新,则刷新间隔为2ms/128 =15.6μs,可取刷新信号周期为15μs。
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